端接電阻沒選對，DDR顆粒白費？
發布時間：2024-03-04 14:10
高速先生成員--姜杰
端接可以解決很多反射問題，如果還有問題，有沒有一種可能是端接電阻阻值沒選對？
對于點到點的拓撲，末端并聯電阻的阻值比較容易選擇，端接電阻阻值R與傳輸線特征阻抗一樣即可。
VTT為1V時，端接電阻R分別取30ohm，50ohm，70ohm的接收端電壓如下圖：
可以發現，R與傳輸線特征阻抗同樣都是50ohm時，接收端信號基本沒有反射。原因是接收器輸入阻抗通常很高，從信號的角度看，傳輸到末端的信號感受的阻抗就是端接電阻的阻值，R與傳輸線特征阻抗的匹配消除了阻抗突變引起的反射。
不幸的是，目前的絕大多數DDR的地址控制信號都是一驅多的拓撲，于是，問題開始變的復雜。
明明DDR的數據信號速率更高，為啥要更關注DDR的地址控制信號？數據信號一般都是點到點的拓撲，而且大多有片上端接（ODT），走線拓撲簡單加上端接加持，信號質量通常都比較有保障。而DDR的地址控制類信號的設計難度在于其拓撲的復雜性，一驅多的走線拓撲對信號質量的影響太大，即便速率相比數據信號減半。
為了讓大家對端接電阻的作用感受更加明顯，我們選擇了一個難度較大的案例：一驅九的DDR4地址信號，速率1600Mbps。
由于反射更容易在近端顆粒DRAM1/DRAM2處積累，該處的信號質量更容易成為瓶頸。
方便對比，先看看不加端接的近端DRAM1信號。
和預料的一樣，波形是雜亂的，眼圖是閉合的。
再來看看按照原設計的39ohm端接電阻，近端顆粒信號質量有什么變化。
顯而易見，波形質量有了較大改善，眼睛也睜開了。但還是會有部分波形落在閾值電平（VIH：690mV；VIL：510mV）的區間內，這種情況下的時序大概率是Fail的。
下面掃描三種端接電阻阻值：25ohm，39ohm和51ohm，近端顆粒信號的波形對比如下：
可以發現，按照這三種阻值的從大變小，信號質量是逐漸改善的。
對眼圖的睜開程度進行對比，這種趨勢會看的更加明顯。
為了能看的更清楚，將三個眼圖在時間軸上展開進行對比。
以閾值電平（VIH：690mV；VIL：510mV）作為判決標準，25ohm端接電阻的眼圖可以滿足要求，另外兩個則不達標。
當然了，這是個多負載的拓撲，其它DDR上的信號也需要關注。通過對比，高速先生發現了一個有趣的現象，同樣的阻值變化，遠端顆粒DRAM9上的信號質量變化與近端顆粒正好相反。
好在遠端DDR由于更靠近端接電阻，信號裕量更大，因此可以“損有余而補不足”，即便選擇遠端波形最差的25ohm，眼圖也是可以滿足閾值電平要求的。
那是不是所有的一驅多DDR地址控制信號，隨著端接電阻阻值變化都有相同的趨勢呢？僅通過這一個案例，高速先生也無法給出一般性的結論。唯一可以肯定的是：前途是光明的，道路是曲折的，阻值是不確定的。拓撲越復雜，速率越高，就越有必要通過仿真確定最優端接電阻阻值。
問題來了
大家知道的優化DDR地址控制信號質量的方法都有哪些？
